12+03:36:00YADRO Go Meetup: генерируем стабы для тестирования, ищем альтернативы для Make и пилим монолитИстовый Инженер197просмотров13 дней назад
12+27:09Обновление линейки BMTI: анонсы и инсайды из поездки в КитайИстовый Инженер38просмотров20 дней назад
12+38:11Намеренное искажение тактового древа для увеличения рабочей частоты дизайнаИстовый Инженер34просмотра20 дней назад
12+33:49Обзор индустриальных подходов к верификации RISC-V, реализация Step-and-Compare на открытом ПОИстовый Инженер17просмотров20 дней назад
12+41:06Нюансы устройства PCIe или Как мы AMD GPU на ПЛИС с RISC-V Linux запускалиИстовый Инженер15просмотров20 дней назад
12+29:54Автотестирование с добавлением случайных ошибок: универсальный подход для верификации проектовИстовый Инженер21просмотр20 дней назад
12+44:23Обзор Chisel для генерации сложных цифровых схем и сравнение с System VerilogИстовый Инженер45просмотров21 день назад
12+06:46:00FPGA-Systems: индустриальный подход к верификации, производительности, Scala, UVM-тесты, BMTI и т.дИстовый Инженер300просмотров25 дней назад
12+56:57«Стандарт живёт 3 года…» (Константин Владимиров, Антон Полухин, Игорь Гусаров, Илья Казаков)Истовый Инженер328просмотровМесяц назад
12+41:12Ни на что не похожая векторизация и цикловые оптимизации в RISC-VИстовый Инженер26просмотровМесяц назад
12+38:48Оптимизация большого проекта для использования векторных расширений RISC-V на примере CatBoostИстовый Инженер15просмотровМесяц назад
12+39:02Мониторинг и трейсинг в RISC-V: что есть, что разрабатывается, а что появится лишь в будущемИстовый Инженер9просмотровМесяц назад
12+36:08Практическое применение Simtera: отечественного симулятора и синтезатора ПЛИСИстовый Инженер16просмотровМесяц назад
12+22:12Как PyUVM может помочь верификатору-новичку на предприятииИстовый Инженер19просмотровМесяц назад
12+42:00Параллельный запуск двух ОС на FPGA с процессорной подсистемой или Системный подход к разработкеИстовый Инженер15просмотровМесяц назад
